Der XC7A50T-3FGG484E wurde für Anwendungen mit geringer Leistung optimiert, bei denen serielle Transceiver, hohe DSP und logische Durchsatz erforderlich sind. Bereitstellung der niedrigsten Gesamtmaterialkosten für Hochdurchsatz- und Kostensensitive Anwendungen.
Der XC7A50T-3FGG484E wurde für Anwendungen mit geringer Leistung optimiert, bei denen serielle Transceiver, hohe DSP und logische Durchsatz erforderlich sind. Bereitstellung der niedrigsten Gesamtmaterialkosten für Hochdurchsatz- und Kostensensitive Anwendungen.
Funktionale Merkmale
Erweiterte Hochleistungs-FPGA-Logik basierend auf der echten 6-Eingab-Lookup-Tabellen-Technologie, konfigurierbar als verteilter Speicher.
36 KB Dual-Port-Block-RAM mit integrierter FIFO-Logik für On-Chip-Datenpufferung.
Hochleistungsauswahltechnologie, die DDR3 -Schnittstellen bis zu 1866 MB/s unterstützt.
Hochgeschwindigkeits-serieller Anschluss, eingebauter Gigabit-Transceiver mit Geschwindigkeiten von 600 MB/s bis zu 6,6 GB/s und dann bis 28,05 GB/s und bietet einen speziellen Low-Power-Modus, der für Chip-zu-Chip-Schnittstellen optimiert ist.
Die konfigurierbare analoge Benutzeroberfläche integriert einen Doppelkanal 12-Bit-1MSPS-Analog-zu-Digital-Konverter sowie einen On-Chip-Thermo- und Leistungssensoren.
Digital Signal Processor Chip, ausgestattet mit 25 x 18 Multiplikatoren, 48-Bit-Akkumulator und Pre-Ladder-Diagramm zur Hochleistungsfilterung, einschließlich optimierter symmetrischer Koeffizientenfilterung.
Ein leistungsstarker Clock-Management-Chip, der Phase-Lack-Loops und Hybrid-Modus-Takt-Management-Module kombiniert, die in der Lage sind, hohe Präzision und niedrige Jitter zu erreichen.
PCIe -Integrierter Block, geeignet für bis zu x8 GEN3 -Endpunkt- und Root -Port -Designs.
Mehrere Konfigurationsoptionen, einschließlich Unterstützung für den Rohstoffspeicher, 256-Bit-AES-Verschlüsselung mit HRC/SHA-256-Authentifizierung sowie eingebaute SEU-Erkennung und Korrektur.
